Modul 3 ermoeglicht eine Datenspeichererweiterung des Hauptspeichers um max. 512 kByte, sowie die Adressierung weiterer RAM- oder EPROM- Bloecke (Anwen- dererweiterung). Es arbeitet nach dem Memory- Mapping Prinzip (MP 3/87). Die Softwaremaessige Steuerung uebernimmt Modul 1. Hardware: Alle benoetigten Signale kommen ueber Steckverbinder X1. Es koennen 16 dRAM's zu je 2 Bloecken bestueckt werden. Je nach Beschaffbarkeit koennen 64 kBit mit 7-oder 8-Bit Refresh 120-250ns (128 k- Variante) z.B. 2164, 4164, 8264, 8265 oder 256 kBit dRAM's (512 k- Variante) z.B. 41256 eingesetzt werden. SU - Typen wurden nicht getestet ! Hilfsregisterkonfiguration D7 (8212), Portadr. 0ED H: Bit 0 - A 16 Bit 1 - A 17 Bit 2 - A 18 Blockauswahl 256 k Bit 3 - A 19 Blockauswahl 256 k Bit 4 - frei Bit 5 - frei Bit 6 Bit 7 Richtungsbit zu Ramdisk - Steuerung 0 0 Hauptspeicher ein 0 1 Ramdisk schreiben - Hauptspeicher lesen 1 0 Ramdisk lesen - Hauptspeicher schreiben 1 1 nicht erlaubt Wickelbruecken: 64 k Variante - X2 , X3 offen, X1: 1-7, 2-8 verbinden 256 k Variante - X2 , X3 verbinden - X1: 1 - 5, 2 - 6, 3 - 7, 4 - 8 verb. gemeinsam - X4: 3 - 4 - 5 verbinden Hinweise zur Inbetriebnahme: 1. Alles ausser D 7, D 6, RAM's bestuecken 2. Wickelbruecken nach Variante schalten, X4: 1 - 4, 2 - 5 schalten 3. Eingang D3 (freies Gatter) an /MEMDI, Ausgang D3 x mit AE1 verbinden 4. Richtungsbits , Y0/D 10, Y1/D10 auf Masse schalten Modul 3 liegt hiermit im Adressbereich 4000 - 8000 H. Ueber /MEMDI wird der Hauptspeicher ausgeblendet. Einstellung RAS, CAS Zeiten: 1. Programmschleife eingeben (M 2000 21 00 50 77 C3 03 20 ) und starten. 2. Kontrolle Signale, insbesondere RAS, CAS, WE, STB, OE- Bustreiber, 8 Bit Refresh (256 k Var.) - D9/9 schaltet A7 RAM's. Einstellung: STB - D18, D20/11 L/H Flanke 40 ns vor RAS-Flanke H/L - einzustellen mit R1 ca. 200 Ohm CAS - H/L Flanke 160 - 200 ns nach RAS-Flanke - einzustellen mit R2 ca. 300 Ohm OE D18/9 L/H Flanke, OE D20/9 H/L Flanke schaltet ca. 80 ns nach RAS um. Ist keine Moeglichkeit zur Zeitmessung vorhanden, dann Richtwerte einhalten. Sind alle Signale vorhanden kann Block 1 bestueckt werden und ein RAM - Test (O 1000) durchgefuehrt werden. Das RAM - Timing von Modul 3 zum LLC2 ist in Ordnung bei RAM Ende FFFF H. Es kann Block 2 bestueckt und Verbindung Y0/D6/15 entfernt werden. RAM Test erfolgt nun auf Block 2.Sind keine Fehler aufgetreten, auch bei Programmabarbeitung auf den Adr.4000 - 8000 H, wird der Aufbau fortgesetzt. 1. Masse entfernen fuer Richtungsbits und Y1/D6/14 2. X4: 3 - 4 - 5 verbinden, Verbindung D3 x zu AE1 entfernen 3. D7 und D6 bestuecken, Kontrolle D7 Ausgaenge, ob alle Bits auf Low liegen (nach RESET) 4. Kontrolle,ob OUT 0ED H ankommt (Bit 6 und 7 nicht schalten, Absturz!) 5. Kompletter Funktionstest von Modul3 mit Ramdisk-Testprogramm (in Arbeit) oder eigener Routine nach MP 3/87.